Verilog är ett hårdvarubeskrivningsspråk (HDL). Det är ett språk som används för att beskriva ett digitalt system som en nätverksswitch, en mikroprocessor, ett minne eller en flip-flop. Vi kan beskriva vilken digital hårdvara som helst genom att använda HDL på vilken nivå som helst. Design som beskrivs i HDL är oberoende av teknik, mycket lätt att designa och felsöka och är normalt mer användbara än scheman, särskilt för stora kretsar.
Vad är Verilog?
Verilog är ett HARDWARE DESCRIPTION LANGUAGE (HDL), som används för att beskriva ett digitalt system som en nätverksswitch eller en mikroprocessor eller ett minne som en flip-flop.
Verilog utvecklades för att förenkla processen och göra HDL mer robust och flexibel. Idag är Verilog den mest populära HDL som används och används inom halvledarindustrin.
HDL utvecklades för att förbättra designprocessen genom att tillåta ingenjörer att beskriva den önskade hårdvarans funktionalitet och låta automationsverktyg omvandla det beteendet till faktiska hårdvaruelement som kombinationsgrindar och sekventiell logik.
Verilog är som alla andra hårdvarubeskrivningsspråk. Det tillåter konstruktörerna att designa designen i antingen Bottom-up eller Top-down metodik.
Verilog Abstraktionsnivåer
Verilog stöder en design på många abstraktionsnivåer, till exempel:
- Beteendenivå
- Register-överföringsnivå
- Grindnivå
Beteendenivå
Beteendenivån beskriver ett system genom samtidiga algoritmer beteendemässiga. Varje algoritm är sekventiell, vilket innebär att den består av en uppsättning utförda instruktioner en efter en. Funktioner, uppgifter och block är huvudelementen. Det finns ingen hänsyn till den strukturella realiseringen av designen.
Registrerings-överföringsnivå
Konstruktioner som använder registeröverföringsnivån specificerar en krets egenskaper med hjälp av operationer och överföring av data mellan registren.
Den moderna definitionen av en RTL-kod är 'All kod som är syntetiserbar kallas RTL-kod'.
Grindnivå
Egenskaperna för ett system beskrivs av logiska länkar och deras tidsegenskaper inom den logiska nivån. Alla signaler är diskreta signaler. De kan bara ha bestämda logiska värden (`0', `1', `X', `Z`).
De användbara operationerna är fördefinierade logiska primitiver (grundläggande grindar). Portnivåmodellering kanske inte är rätt idé för logisk design. Gatenivåkod genereras med hjälp av verktyg som syntesverktyg, och hans nätlista används för gate-nivåsimulering och backend.
Verilogs historia
- Verilog HDL:s historia går tillbaka till 1980-talet när ett företag som heter Gateway Design Automation utvecklade en logisk simulator, Verilog-XL, och ett hårdvarubeskrivningsspråk.
- Cadence Design Systems förvärvade Gateway 1989 och med det rättigheterna till språket och simulatorn. År 1990 lade Cadence språket till allmän egendom, med avsikten att det skulle bli ett standardspråk, icke-proprietärt.
- Verilog HDL underhålls nu av en ideell organisation, Accellera, bildad genom sammanslagning av Open Verilog International (OVI) och VHDL International. OVI hade till uppgift att ta språket genom IEEE-standardiseringsförfarandet.
- I december 1995 blev Verilog HDL IEEE Std. 1364-1995. En väsentligt reviderad version publicerades 2001: IEEE Std. 1364-2001. Det gjordes ytterligare en revidering 2005, men detta tillförde bara några mindre ändringar.
- Accellera har även utvecklat en ny standard, SystemVerilog, som utökar Verilog.
- SystemVerilog blev en IEEE-standard (1800-2005) 2005.
Hur är Verilog användbart?
Verilog skapar en abstraktionsnivå som hjälper till att dölja detaljerna i dess implementering och teknik.
Till exempel skulle en D-flip-flop-design kräva kunskap om hur transistorerna måste arrangeras för att uppnå en positiv-flankutlöst FF och vilka stignings-, fall- och CLK-Q-tider som krävs för att låsa värdet på en flopp bland mycket andra teknikorienterade detaljer.
Effektförlust, timing och förmågan att driva nät och andra floppar skulle också kräva en mer grundlig förståelse av en transistors fysiska egenskaper.
Verilog hjälper oss att fokusera på beteendet och lämna resten för att redas ut senare.
Förutsättningar
Innan du lär dig Verilog bör du ha grundläggande kunskaper i VLSI-designspråk.
- Du bör veta hur logiska diagram fungerar, boolesk algebra, logiska grindar, kombinations- och sekventiella kretsar, operatorer, etc.
- Du bör känna till koncept för statisk timinganalys som inställningstid, hålltid, kritisk väg, gränser för klockfrekvens, etc.
- ASIC och FPGA grunder och syntes och simuleringskoncept.
Publik
Vår Verilog-handledning är utformad för att hjälpa nybörjare, designingenjörer och verifieringsingenjörer som är villiga att lära sig att modellera digitala system i Verilog HDL för att möjliggöra automatisk syntes. I slutet av den här handledningen kommer du att ha fått en medelnivå av expertis i Verilog.
Problem
Vi försäkrar dig att du inte kommer att hitta några problem med Verilog Tutorial. Men om det är något fel, vänligen posta frågan i kontaktformuläret.